パイプライン制御

CPUの高速化技法の一つです。CPUは実行する命令を命令読み出し（フェッチ）、解読（デコード）、アドレス計算、オペランド呼び出し、実行という具合に複数のステージに分けて実行しますが、これらの各ステージを同時に処理することはできません。

例えば命令１と命令２があったとして各命令にはフェッチ、デコード、アドレス計算、オペランド呼び出し、実行という１連のステージを持っているとします。ここで命令１と命令２のフェッチステージを同時に処理することはできませんが命令1のデコードステージと命令２のフェッチステージを同時に並列実行することは可能になります。これはCPUの特性とのことです。

この性質を利用して各ステージをずらして同時に実行することでトータルの実行時間を短縮させる制御がパイプライン制御となります。